[RETI LOGICHE] Realizzazione FSM con STG
ciao ragazzi..ho un problema grande quanto una casa..per motivi vari questo secondo semestre non sono potuto andare a lezione, e dopodomani ho l'esame di Analisi e Sintesi dei circuiti digitali anche detto reti logiche.
Il problema consiste nella realizzazione delle macchine sincrone a stati finiti, anzi precisamente nella realizzazione del grafo delle transizione STG. ogni stato deve avere una codifica..ad esempio 000 001 010 ecc ecc..ora ogni stato deve avere una transizione per ogni simbolo 0 e 1. Fin qua ci sono. adesso però vorre capire se c'è qualche regola da seguire per fare il grafo..ad esempio questo è l'esercizio:
perchè ad esempio lo stato B è collegato con simbolo di ingresso 1 ad E e non a F o G o H? lo stesso discorso vale con c e con gli altri stati..volevo capire se c'è una regola o è tutto arbitrario..grazie della disponibilità..vi voglio bene
Il problema consiste nella realizzazione delle macchine sincrone a stati finiti, anzi precisamente nella realizzazione del grafo delle transizione STG. ogni stato deve avere una codifica..ad esempio 000 001 010 ecc ecc..ora ogni stato deve avere una transizione per ogni simbolo 0 e 1. Fin qua ci sono. adesso però vorre capire se c'è qualche regola da seguire per fare il grafo..ad esempio questo è l'esercizio:
perchè ad esempio lo stato B è collegato con simbolo di ingresso 1 ad E e non a F o G o H? lo stesso discorso vale con c e con gli altri stati..volevo capire se c'è una regola o è tutto arbitrario..grazie della disponibilità..vi voglio bene
Risposte
penso di avere capito da solo..però penso (se non ho capito male) che ci sia un errore in questa soluzione..H con l'ingresso 0 non dovrebbe essere collegato a B??
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