Porta 4 ingressi logica CMOS

[HelloKitty87]

Ciao, vorrei capire come risolvere questo esercizio! E' importante grazie!

Descrivere come realizzare in logica CMOS dinamica una porta a 4 ingressi che svolga la seguente funzione logica: Q=ABC+D (tutto negato una volta).
Discutere i criteri di DIMENSIONAMENTO dei dispositivi della porta.

Mi serve soprattutto sapere quali sono i criteri di DIMENSIONAMENTO.

Grazie.
Ciao Kitty

[darinter]

"HelloKitty87":Ciao, vorrei capire come risolvere questo esercizio! E' importante grazie!

Descrivere come realizzare in logica CMOS dinamica una porta a 4 ingressi che svolga la seguente funzione logica: Q=ABC+D (tutto negato una volta).
Discutere i criteri di DIMENSIONAMENTO dei dispositivi della porta.

Mi serve soprattutto sapere quali sono i criteri di DIMENSIONAMENTO.

Grazie.
Ciao Kitty

Per CMOS dinamica che intendi?Logica domino?Un criterio di dimensionamento potrebbe essere simmetrizzare i tempi di propagazione nei casi peggiori.

[HelloKitty87]

Per CMOS dinamica che intendi?Logica domino?Un criterio di dimensionamento potrebbe essere simmetrizzare i tempi di propagazione nei casi peggiori.

Ciao,
CMOS dinamica in generarle, Domino non l'abbiamo fatto. Tutto cio' che sappiamo della CMOS dinamica e' che la funzione logica è svolta da una rete NMOS e si utilizza un condensatore per la fase di precarica e di valutazione.
Se poi ho una funzione logica doppiamente legata, devo usare 2 segnali di clock.

Quindi i criteri di dimensionamento che valgono per la logica CMOS Standard statica, valgono anche in quella dinamica?
Cioe' che si possono costruire in modo simmetrico o ad area minima, e che nel modo simmetrico studio il caso peggiore?

Grazie.
Kitty

[darinter]

"HelloKitty87":Per CMOS dinamica che intendi?Logica domino?Un criterio di dimensionamento potrebbe essere simmetrizzare i tempi di propagazione nei casi peggiori.

Ciao,
CMOS dinamica in generarle, Domino non l'abbiamo fatto. Tutto cio' che sappiamo della CMOS dinamica e' che la funzione logica è svolta da una rete NMOS e si utilizza un condensatore per la fase di precarica e di valutazione.
Se poi ho una funzione logica doppiamente legata, devo usare 2 segnali di clock.

Quindi i criteri di dimensionamento che valgono per la logica CMOS Standard statica, valgono anche in quella dinamica?
Cioe' che si possono costruire in modo simmetrico o ad area minima, e che nel modo simmetrico studio il caso peggiore?

Grazie.
Kitty

che intendi per funzione logica doppiamente legata?Penso che i criteri di dimensionamento siano i soliti....