[Reti logiche] catturare impulso più breve di un clock
Salve,
sto sbattendo la testa su un semplice problema:
ho una rete logica combinatoria che mi produce un impulso in uscita più breve di un clock.
Devo assolutamente evitare CLOCK GATING, quindi non posso mettere nell'ingresso del clock del FF l'uscita della rete combinatoria.
Ho provato ad usare un FF con un CE (clock enable) collegato all'uscita della rete, ma senza successo, in quanto l'impulso generato è troppo breve.
Io devo prendere l'uscita della rete, renderlo di un clock e mandarlo in uscita.
Idee?
sto sbattendo la testa su un semplice problema:
ho una rete logica combinatoria che mi produce un impulso in uscita più breve di un clock.
Devo assolutamente evitare CLOCK GATING, quindi non posso mettere nell'ingresso del clock del FF l'uscita della rete combinatoria.
Ho provato ad usare un FF con un CE (clock enable) collegato all'uscita della rete, ma senza successo, in quanto l'impulso generato è troppo breve.
Io devo prendere l'uscita della rete, renderlo di un clock e mandarlo in uscita.
Idee?
Risposte
L'unica idea che mi viene in mente è quella di catturare l'impulso con un Latch-CD.
Cosa che ho provato a fare, ma l'errore permane. Il compilatore di *HDL segnala un warning, di gated clock.
Ma ho risolto!
Semplicemente mettendo in un buffer il segnale d'uscita della rete e mettendo come clock del FF-D l'uscita del buffer.
Così facendo il gating scompare e la simulazione va a buon fine.
Ma ho risolto!
Semplicemente mettendo in un buffer il segnale d'uscita della rete e mettendo come clock del FF-D l'uscita del buffer.
Così facendo il gating scompare e la simulazione va a buon fine.
Buffer tri-state?
Ok grazie!
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