[Reti logiche] - Progettazione rete sequenziale

[Baco_87]

Ciao a tutti, avrei da sottoporvi un esercizio di un'appello del corso di Reti logiche che purtroppo non riesco a concludere..

La traccia dell'esercizio:

Si progetti una rete sequenziale con un ingresso x e un'uscita y. L'uscita y in ogni istante di tempo è uguale a 1 se e soltanto se si verificano contemporaneamente le conduzioni;

I)negli ultimi istanti di tempo si sono letti almeno 3 uni consecutivi;

II)il numero complessivo di zero letti è pari;

La progettazione della rete deve passare per l' FSA corrispondente. Si usino flip-flop di tipo D come elementi di memoria e si realizzi il circuito combinatorio attraverso una ROM.

Una volta fatto l'FSA corrispondente

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http://img404.imageshack.us/i/fsan.png/
[/img]

Mi sono ricavato la tavola di verita dove, An e Bn sono i stati presenti, X è l' input, An+1 e Bn+1 sono gli stati futuri e Y è l'output

An  Bn       X      An+1          Bn+1          Y
0     0      0      1            0             0
0     0      1      0            1             0
0     1      0      1            0             0
.      .       .       .             .             .
.      .       .       .             .             .
etc.. 

Dalla tabella passando per le tavole di karnaugh mi sono ricavato le equazioni booleane associate al circuito:

Da = B + AX + A'X'

Db = A'X + BX

Y = ABX

Ora non sono riuscito ad implementare il circuito attraverso una ROM...qualcuno potrebbe darmi una mano...

vi ringrazio in anticipo..

[Rggb1]

Forse stava meglio in ingegneria...

[itpareid]

da quello che mi ricordo devi partire da una struttura simile a questa nella quale posizioni i diodi negli "incroci" giusti