Dimensionamento CMOS
CIao a tutti vorrei chiedervi una delucidazione al riguardo:
quando devo dimensionare una porta cmos simmetrico ($K_P=K_N$) con diversi ingressi lo si fa tenendo presente un cmos di base con dimensioni assegnate (per esempio$W_p=4$ $W_n=10$)
quindi si considera il worst case (caso peggiore) e quindi per esempio si considerano i numero x di mos in serie sia di tipo p ed il numero y di mos in serie di tipo n e si fa
$W_p/x=4$ quindi $W_p=4x$
ed $W_n/y=10$ quindi $W_n=10y$
ora da qui mi ricavo facilmente il $k=K_n/K_p$ e posso calcolarmi il tempo di propagazione.
ora però se il problema mi dice: che si assuma per tutti gli nmos un rapporto (W/L)=2 e per tutti i pmos un rapporto (W/L)=5
come faccio a dimensionarlo?
quando devo dimensionare una porta cmos simmetrico ($K_P=K_N$) con diversi ingressi lo si fa tenendo presente un cmos di base con dimensioni assegnate (per esempio$W_p=4$ $W_n=10$)
quindi si considera il worst case (caso peggiore) e quindi per esempio si considerano i numero x di mos in serie sia di tipo p ed il numero y di mos in serie di tipo n e si fa
$W_p/x=4$ quindi $W_p=4x$
ed $W_n/y=10$ quindi $W_n=10y$
ora da qui mi ricavo facilmente il $k=K_n/K_p$ e posso calcolarmi il tempo di propagazione.
ora però se il problema mi dice: che si assuma per tutti gli nmos un rapporto (W/L)=2 e per tutti i pmos un rapporto (W/L)=5
come faccio a dimensionarlo?
Risposte
si ho trovato ed allora vale anche per la porta nor
come scritto a pag 115 in basso
come scritto a pag 115 in basso
Per la NOR c'è anche un fattore moltiplicativo $2.5$, in quanto si fa ad area minima il Pmos.
Ora non ho il libro sotto mano (l'esame di Digitale l'ho fatto un paio di mesi fa ormai), ma sul Paolo Spirito ricordo che queste cose erano spiegate bene, magari dacci un'occhiata se puoi.
Ora non ho il libro sotto mano (l'esame di Digitale l'ho fatto un paio di mesi fa ormai), ma sul Paolo Spirito ricordo che queste cose erano spiegate bene, magari dacci un'occhiata se puoi.
"Kroldar":
A parità di area dei dispositivi MOS, una porta NAND a $N$ ingressi ha un tempo di propagazione (nel caso peggiore) pari a $N$ volte il tempo di propagazione dell'invertitore equivalente (che abbiamo supposto simmetrico, dunque con tempi di propagazione uguali).
ma vale anche per porta nor?
una altra domandina
se dobbiamo realizzare una funzione NAND di 12 variabili a partire da una porta nand a 4 ingressi tutte con gli stessi dimensionamenti dei nmos e pmos di prima e con lo stesso invertitore di carico e si vuole valutare il temp odi propagazione totale + lungo, sempre rapportato a quello dell'invertitore simmetrico della richiesta precedente?
come si fa?
come si fa a fare 12 ingressi avendone solo 4?
se dobbiamo realizzare una funzione NAND di 12 variabili a partire da una porta nand a 4 ingressi tutte con gli stessi dimensionamenti dei nmos e pmos di prima e con lo stesso invertitore di carico e si vuole valutare il temp odi propagazione totale + lungo, sempre rapportato a quello dell'invertitore simmetrico della richiesta precedente?
come si fa?
come si fa a fare 12 ingressi avendone solo 4?
scusa per il ritardo...
quindi è inutile fare tutto il ragionamento sul dimensionamento: basta rendersi conto di quel rapporto
quindi è inutile fare tutto il ragionamento sul dimensionamento: basta rendersi conto di quel rapporto
Esatto.
Calcoliamo innanzitutto il tempo di propagazione dell'invertitore a valle. Ovviamente basta calcolare solo uno dei due tempi di propagazione, dato che, essendo il dispositivo simmetrico, essi sono uguali. Siccome risulta $K_p = K_n = K$ e nell'ipotesi che anche esso piloti un altro invertitore uguale, si ha che il tempo di propagazione è pari a
$t_p = (C_G V_(DD))/(2K(V_(DD)-V_T)^2)$
Per la porta NAND non cambia nulla, se non il $K_(eq)$ che è pari a $K/N$.
Ovviamente i discorsi fatti valgono a parità di capacità di carico, dovuta ai dispostivi a valle.
Calcoliamo innanzitutto il tempo di propagazione dell'invertitore a valle. Ovviamente basta calcolare solo uno dei due tempi di propagazione, dato che, essendo il dispositivo simmetrico, essi sono uguali. Siccome risulta $K_p = K_n = K$ e nell'ipotesi che anche esso piloti un altro invertitore uguale, si ha che il tempo di propagazione è pari a
$t_p = (C_G V_(DD))/(2K(V_(DD)-V_T)^2)$
Per la porta NAND non cambia nulla, se non il $K_(eq)$ che è pari a $K/N$.
Ovviamente i discorsi fatti valgono a parità di capacità di carico, dovuta ai dispostivi a valle.
quindi tutti i calcoli no nservono a nulla in questo caso?
basta dire che è 12 volte + lento?
basta dire che è 12 volte + lento?
A parità di area dei dispositivi MOS, una porta NAND a $N$ ingressi ha un tempo di propagazione (nel caso peggiore) pari a $N$ volte il tempo di propagazione dell'invertitore equivalente (che abbiamo supposto simmetrico, dunque con tempi di propagazione uguali).
un esercizio ad esempio questo
"a) per una porta NAND cmos a 12 ingressi realizzata con Nmos con rapporto (W/L)=2/1 e Pmos con rapporto (W/L)=5/1 e caricata in uscita da un invertitore simmetrico con 1 nmos e 1 pmos dimensionati come sopra (Kp=Kn) valutare il Tp + lungo (worst case) rapportato al Tp di propagazione di riferimento simmetrico che costituisce il carico.
"
poichè il caso peggiore è quando nella rete dei pmos è la conduzione di uno solo
mentre nella rete degli nmos è quando conducono tutti e 12.
Questo è l'esercizio:
2/12=1/2 a che mi serve questa equazione?
come faccio questo che mi chiede?
"a) per una porta NAND cmos a 12 ingressi realizzata con Nmos con rapporto (W/L)=2/1 e Pmos con rapporto (W/L)=5/1 e caricata in uscita da un invertitore simmetrico con 1 nmos e 1 pmos dimensionati come sopra (Kp=Kn) valutare il Tp + lungo (worst case) rapportato al Tp di propagazione di riferimento simmetrico che costituisce il carico.
"
poichè il caso peggiore è quando nella rete dei pmos è la conduzione di uno solo
mentre nella rete degli nmos è quando conducono tutti e 12.
Questo è l'esercizio:
2/12=1/2 a che mi serve questa equazione?
come faccio questo che mi chiede?
Devi specificare il numero di ingressi e il tipo di porta, perché sai benissimo che in tecnologia CMOS, a parità di ingressi e prestazioni, una NAND e una NOR occupano area diversa.
ciao allora il problema che mi pongo è :
se
- non mi danno un cmos a cui fare riferimento per dimensionare
-sapendo le dimensioni dei mos utilizzati ( (W/L)=2 e per tutti i pmos un rapporto (W/L)=5 )
-sapendo che il cmos equivalente ad area minima si sa che ha dimensioni (W/L)n=2 e (W/L)p=5
come si fa a dimensionare una porta?
se
- non mi danno un cmos a cui fare riferimento per dimensionare
-sapendo le dimensioni dei mos utilizzati ( (W/L)=2 e per tutti i pmos un rapporto (W/L)=5 )
-sapendo che il cmos equivalente ad area minima si sa che ha dimensioni (W/L)n=2 e (W/L)p=5
come si fa a dimensionare una porta?
Sinceramente non ho capito bene il problema. Vuoi dimensionare una porta CMOS... ma è una NOR o una NAND? Quanti ingressi ha? Vuoi progettare ad area minima e a tempi di propagazione simmetrici?
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